B\u00e1sicamente, cuanto m\u00e1s peque\u00f1os sean los transistores y sus componentes auxiliares, mayor ser\u00e1 la cantidad que se pueda integrar en un chip. Un dise\u00f1o t\u00edpico de chip de 2 nm, por ejemplo, puede albergar aproximadamente 50 mil millones de transistores en un espacio del tama\u00f1o de una u\u00f1a humana.<\/p>\n\n\n\n
El nuevo chip incorpora transistores tan diminutos que no se miden en nan\u00f3metros, sino\u00a0en angstroms<\/u><\/a>, una unidad de medida que normalmente se reserva para los \u00e1tomos. Se prev\u00e9 que el primero de estos chips se fabrique con transistores de tan solo 7 angstroms, lo que equivale a 0,7 nan\u00f3metros o aproximadamente el grosor de una mol\u00e9cula de glucosa. Con este tama\u00f1o, los ingenieros pueden integrar casi 100 mil millones de transistores en un espacio del tama\u00f1o de una u\u00f1a, casi el doble que la plataforma actual de 2 nm.<\/p>\n\n\n\n Los cient\u00edficos lograron esta haza\u00f1a utilizando una novedosa t\u00e9cnica llamada “nanoapilamiento”, que describieron por primera vez en un estudio publicado como parte del\u00a0Simposio de 2025 sobre Tecnolog\u00eda y Circuitos VLSI,<\/u><\/a>\u00a0revisado por pares, y subido en julio de 2025 al servidor\u00a0IEEE Xplore<\/u><\/a>. Esto permite a los ingenieros apilar verticalmente las nanohojas utilizadas para construir la generaci\u00f3n anterior de chips de computadora de 2 nm.<\/p>\n\n\n\n La tecnolog\u00eda empleada en todos los circuitos convencionales \u2014conocida como semiconductor de \u00f3xido met\u00e1lico complementario (CMOS)\u2014 requiere temperaturas extremadamente altas durante su fabricaci\u00f3n. A medida que los transistores se miniaturizan, tambi\u00e9n presentan problemas como el atrapamiento de carga \u2014donde los electrones o huecos quedan inmovilizados por defectos o impurezas\u2014 y la disipaci\u00f3n de potencia est\u00e1tica en la puerta.<\/p>\n\n\n\n Estos problemas han supuesto un desaf\u00edo para los intentos de reducir el tama\u00f1o de los transistores por debajo de los 2 nm y, por lo tanto, mejorar el rendimiento y la eficiencia de los chips inform\u00e1ticos m\u00e1s all\u00e1 de las mejores capacidades actuales. Sin embargo, la arquitectura apilada tridimensional de IBM pretende mitigar algunos de estos inconvenientes, seg\u00fan indicaron los cient\u00edficos.<\/p>\n\n\n\n “NanoStack consiste en transistores de nanohojas apilados uno encima del otro. Pero no se logra mediante un simple proceso monol\u00edtico de litograf\u00eda y grabado”, declar\u00f3 Huiming Bu,<\/u><\/a> vicepresidente de I+D global de semiconductores de IBM y de las operaciones de Albany, durante una rueda de prensa.<\/p>\n\n\n\n Lo que sucede aqu\u00ed es que apilamos el dispositivo. Lo llamo apilamiento, pero tambi\u00e9n escalonado. El apilamiento se realiza en direcci\u00f3n vertical, de modo que la parte frontal y la parte posterior de cada transistor puedan conectarse de forma independiente para la se\u00f1al y la alimentaci\u00f3n. El apilamiento de estos transistores se realiza mediante una \u00fanica uni\u00f3n diel\u00e9ctrica, una innovaci\u00f3n clave que hemos desarrollado.<\/p>\n\n\n\n Los representantes de IBM a\u00f1adieron en la reuni\u00f3n informativa que la nueva tecnolog\u00eda ofrece hasta un 50% m\u00e1s de rendimiento con una reducci\u00f3n del 70% en el consumo de energ\u00eda en comparaci\u00f3n con la plataforma de 2 nm, y que, con el tiempo, sustituir\u00e1 por completo a esta tecnolog\u00eda en los pr\u00f3ximos cinco a\u00f1os. Los cient\u00edficos afirman que la investigaci\u00f3n podr\u00eda tener profundas implicaciones para la industria inform\u00e1tica, con impactos revolucionarios en los sectores de la\u00a0inteligencia artificial<\/u><\/a>\u00a0(IA) y\u00a0la computaci\u00f3n cu\u00e1ntica<\/u><\/a>.<\/p>\n\n\n\n Uno de los beneficios tecnol\u00f3gicos inmediatos podr\u00eda residir tambi\u00e9n en la creaci\u00f3n de mejores chips de memoria de acceso aleatorio est\u00e1tica (SRAM), que se utilizan para diversas aplicaciones inform\u00e1ticas, como el almacenamiento en cach\u00e9 de la CPU, las redes y en dispositivos como marcapasos y sensores de veh\u00edculos. La memoria SRAM tambi\u00e9n es vital en el procesamiento de IA porque est\u00e1 ubicada cerca de los n\u00facleos de procesamiento (a diferencia de otros tipos de m\u00f3dulos RAM que suelen ser componentes separados), lo que aumenta la velocidad de transferencia de datos dentro de los sistemas y, por lo tanto, reduce los cuellos de botella.<\/p>\n\n\n\n En la rueda de prensa, los representantes de IBM a\u00f1adieron que demostraron una mejora del 40% en la escalabilidad de la memoria SRAM en comparaci\u00f3n con la plataforma de 2 nm. Esto supondr\u00e1 una gran ventaja para los flujos de trabajo de IA, que requieren un ancho de banda y una eficiencia mucho mayores.<\/p>\n\n\n\n “Hemos entrado en un terreno donde la fabricaci\u00f3n de semiconductores es casi m\u00e1gica”, a\u00f1adi\u00f3 Huiming sobre el proceso de dise\u00f1o. “Piensen en la estructura que estamos construyendo aqu\u00ed. Depositamos las capas \u00e1tomo por \u00e1tomo”.<\/p>\n\n\n\n Los representantes de IBM afirmaron que el enfoque de nanoapilamiento no es una mejora menor, sino un cambio generacional que, con el tiempo, permitir\u00e1 a las fundiciones reducir la escala de estos chips desde transistores de 0,7 nm hasta un solo angstrom o tan solo 0,1 nm,\u00a0manteniendo as\u00ed vigente la Ley de Moore<\/u><\/a>\u00a0al menos durante un tiempo m\u00e1s. Seg\u00fan explicaron, la reducci\u00f3n del tama\u00f1o de los nodos de transistores en estos chips permitir\u00e1 procesos m\u00e1s potentes, gracias a que la cantidad de transistores casi se duplica, mientras que el dise\u00f1o apilado y escalonado reduce significativamente los requisitos energ\u00e9ticos. Huiming afirm\u00f3 que, si bien todos exigen rendimiento, nadie quiere pagar el consumo de energ\u00eda.<\/p>\n\n\n\n “Reemplazar\u00e1 a la nanohoja como la plataforma principal actual en las fundiciones l\u00edderes, ya sea para CPU o GPU”, a\u00f1adi\u00f3. “Y creemos que esa transici\u00f3n se producir\u00e1 en torno a los 7 angstroms. As\u00ed que, en una d\u00e9cada, se convertir\u00e1 en otra plataforma principal que hemos inventado. Este es el siguiente salto tecnol\u00f3gico”.<\/p>\n\n\n\n Los resultados del estudio de 2025 sugieren que el chipset no solo puede proporcionar un rendimiento mucho mejor con un consumo de energ\u00eda mucho menor, sino que tambi\u00e9n puede ofrecer una v\u00eda para reducir el impacto t\u00e9rmico que la computaci\u00f3n de alta potencia tiene sobre el hardware. Seg\u00fan representantes de IBM, estas innovaciones tambi\u00e9n podr\u00edan tener un impacto en la computaci\u00f3n cu\u00e1ntica, ya que podr\u00edan dar lugar a mejoras en los\u00a0sistemas cl\u00e1sicos<\/u><\/a>\u00a0con los que las computadoras cu\u00e1nticas trabajar\u00e1n conjuntamente a medida que la tecnolog\u00eda se desarrolle.<\/p>\n\n\n\n “Para la computaci\u00f3n cu\u00e1ntica, necesitamos utilizar mucha computaci\u00f3n cl\u00e1sica”, declar\u00f3\u00a0Jay Gambetta<\/u><\/a>, director de investigaci\u00f3n de IBM, durante la rueda de prensa. “Queremos construir decodificadores, controladores para decodificadores y aceleradores. Y actualmente estamos trabajando en ese tipo de computaci\u00f3n cl\u00e1sica con la plataforma de 2 nm. Si podemos seguir mejorando la plataforma y utilizar conjuntos de chips m\u00e1s eficientes y potentes, esto solo ayudar\u00e1 a acelerar el ritmo de desarrollo de la computaci\u00f3n cl\u00e1sica que acompa\u00f1a a la computaci\u00f3n cu\u00e1ntica”.<\/p>\n\n\n\nApilamiento y escalonamiento<\/h2>\n\n\n\n
El futuro de la inform\u00e1tica<\/h2>\n\n\n\n
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