Por primera vez, los científicos pueden desarrollar chips informáticos con transistores de menos de 1 nanómetro. La nueva arquitectura “NanoStack”, que lo ha hecho posible, podría incluso dar lugar algún día a transistores de tan solo 0,1 nm, según afirman los científicos.
Los nuevos transistores de 0,7 nm son significativamente más pequeños que los que se encuentran en los chips semiconductores estándar de 2 nm utilizados en supercomputadoras, sistemas de IA y unidades de procesamiento gráfico (GPU) avanzadas. Si bien la designación del tamaño no se correlaciona necesariamente con una medida exacta de los transistores en los chips, sí representa sus capacidades generales.
Básicamente, cuanto más pequeños sean los transistores y sus componentes auxiliares, mayor será la cantidad que se pueda integrar en un chip. Un diseño típico de chip de 2 nm, por ejemplo, puede albergar aproximadamente 50 mil millones de transistores en un espacio del tamaño de una uña humana.
El nuevo chip incorpora transistores tan diminutos que no se miden en nanómetros, sino en angstroms, una unidad de medida que normalmente se reserva para los átomos. Se prevé que el primero de estos chips se fabrique con transistores de tan solo 7 angstroms, lo que equivale a 0,7 nanómetros o aproximadamente el grosor de una molécula de glucosa. Con este tamaño, los ingenieros pueden integrar casi 100 mil millones de transistores en un espacio del tamaño de una uña, casi el doble que la plataforma actual de 2 nm.
Apilamiento y escalonamiento
Los científicos lograron esta hazaña utilizando una novedosa técnica llamada “nanoapilamiento”, que describieron por primera vez en un estudio publicado como parte del Simposio de 2025 sobre Tecnología y Circuitos VLSI, revisado por pares, y subido en julio de 2025 al servidor IEEE Xplore. Esto permite a los ingenieros apilar verticalmente las nanohojas utilizadas para construir la generación anterior de chips de computadora de 2 nm.
La tecnología empleada en todos los circuitos convencionales —conocida como semiconductor de óxido metálico complementario (CMOS)— requiere temperaturas extremadamente altas durante su fabricación. A medida que los transistores se miniaturizan, también presentan problemas como el atrapamiento de carga —donde los electrones o huecos quedan inmovilizados por defectos o impurezas— y la disipación de potencia estática en la puerta.
Estos problemas han supuesto un desafío para los intentos de reducir el tamaño de los transistores por debajo de los 2 nm y, por lo tanto, mejorar el rendimiento y la eficiencia de los chips informáticos más allá de las mejores capacidades actuales. Sin embargo, la arquitectura apilada tridimensional de IBM pretende mitigar algunos de estos inconvenientes, según indicaron los científicos.
“NanoStack consiste en transistores de nanohojas apilados uno encima del otro. Pero no se logra mediante un simple proceso monolítico de litografía y grabado”, declaró Huiming Bu, vicepresidente de I+D global de semiconductores de IBM y de las operaciones de Albany, durante una rueda de prensa.
Lo que sucede aquí es que apilamos el dispositivo. Lo llamo apilamiento, pero también escalonado. El apilamiento se realiza en dirección vertical, de modo que la parte frontal y la parte posterior de cada transistor puedan conectarse de forma independiente para la señal y la alimentación. El apilamiento de estos transistores se realiza mediante una única unión dieléctrica, una innovación clave que hemos desarrollado.
Los representantes de IBM añadieron en la reunión informativa que la nueva tecnología ofrece hasta un 50% más de rendimiento con una reducción del 70% en el consumo de energía en comparación con la plataforma de 2 nm, y que, con el tiempo, sustituirá por completo a esta tecnología en los próximos cinco años. Los científicos afirman que la investigación podría tener profundas implicaciones para la industria informática, con impactos revolucionarios en los sectores de la inteligencia artificial (IA) y la computación cuántica.
Uno de los beneficios tecnológicos inmediatos podría residir también en la creación de mejores chips de memoria de acceso aleatorio estática (SRAM), que se utilizan para diversas aplicaciones informáticas, como el almacenamiento en caché de la CPU, las redes y en dispositivos como marcapasos y sensores de vehículos. La memoria SRAM también es vital en el procesamiento de IA porque está ubicada cerca de los núcleos de procesamiento (a diferencia de otros tipos de módulos RAM que suelen ser componentes separados), lo que aumenta la velocidad de transferencia de datos dentro de los sistemas y, por lo tanto, reduce los cuellos de botella.
En la rueda de prensa, los representantes de IBM añadieron que demostraron una mejora del 40% en la escalabilidad de la memoria SRAM en comparación con la plataforma de 2 nm. Esto supondrá una gran ventaja para los flujos de trabajo de IA, que requieren un ancho de banda y una eficiencia mucho mayores.
El futuro de la informática
“Hemos entrado en un terreno donde la fabricación de semiconductores es casi mágica”, añadió Huiming sobre el proceso de diseño. “Piensen en la estructura que estamos construyendo aquí. Depositamos las capas átomo por átomo”.
Los representantes de IBM afirmaron que el enfoque de nanoapilamiento no es una mejora menor, sino un cambio generacional que, con el tiempo, permitirá a las fundiciones reducir la escala de estos chips desde transistores de 0,7 nm hasta un solo angstrom o tan solo 0,1 nm, manteniendo así vigente la Ley de Moore al menos durante un tiempo más. Según explicaron, la reducción del tamaño de los nodos de transistores en estos chips permitirá procesos más potentes, gracias a que la cantidad de transistores casi se duplica, mientras que el diseño apilado y escalonado reduce significativamente los requisitos energéticos. Huiming afirmó que, si bien todos exigen rendimiento, nadie quiere pagar el consumo de energía.
“Reemplazará a la nanohoja como la plataforma principal actual en las fundiciones líderes, ya sea para CPU o GPU”, añadió. “Y creemos que esa transición se producirá en torno a los 7 angstroms. Así que, en una década, se convertirá en otra plataforma principal que hemos inventado. Este es el siguiente salto tecnológico”.
Los resultados del estudio de 2025 sugieren que el chipset no solo puede proporcionar un rendimiento mucho mejor con un consumo de energía mucho menor, sino que también puede ofrecer una vía para reducir el impacto térmico que la computación de alta potencia tiene sobre el hardware. Según representantes de IBM, estas innovaciones también podrían tener un impacto en la computación cuántica, ya que podrían dar lugar a mejoras en los sistemas clásicos con los que las computadoras cuánticas trabajarán conjuntamente a medida que la tecnología se desarrolle.
“Para la computación cuántica, necesitamos utilizar mucha computación clásica”, declaró Jay Gambetta, director de investigación de IBM, durante la rueda de prensa. “Queremos construir decodificadores, controladores para decodificadores y aceleradores. Y actualmente estamos trabajando en ese tipo de computación clásica con la plataforma de 2 nm. Si podemos seguir mejorando la plataforma y utilizar conjuntos de chips más eficientes y potentes, esto solo ayudará a acelerar el ritmo de desarrollo de la computación clásica que acompaña a la computación cuántica”.
Fuente: Live Science.
